SI-list【中國(guó)】詳解電源完整性（一） ▏芯片電流是隨時(shí)間變化而變化【轉(zhuǎn)發(fā)】

2017-06-30 by:CAE仿真在線來源:互聯(lián)網(wǎng)

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作者陳永真,現(xiàn)在就職于外資芯片公司,從事芯片的電源完整和信號(hào)完整性性方面的工作,對(duì)電源完整性和信號(hào)完整性有一定的認(rèn)識(shí),借助SI-List【中國(guó)】平臺(tái),與大家分享一些對(duì)信號(hào)完整性和電源完整性方面的心得,與大家一起學(xué)習(xí)討論,本次內(nèi)容共分N期,詳細(xì)介紹電源完整性的來龍去脈,在這里分享出來,主要是方便大家交流學(xué)習(xí),如果有侵犯到您的版權(quán),請(qǐng)與群主聯(lián)系,及時(shí)刪改,謝謝!

電源分布網(wǎng)絡(luò)從字面上就很好理解,就是電流從供電端到用電端的一些路徑網(wǎng)絡(luò)。一個(gè)芯片需要工作,就需要有電源來提供電流。而電源與用電電路之間就必然存在電源的傳輸網(wǎng)絡(luò)。就像供電站需要通過電線將電能傳輸?shù)礁骷腋鲬粢粯印?/span>

既然存在傳輸,就存在傳輸損耗。根據(jù)歐姆定律我們知道當(dāng)電流流過導(dǎo)體,在導(dǎo)體兩端就會(huì)產(chǎn)生壓降。所以當(dāng)電流流經(jīng)電源傳輸網(wǎng)絡(luò),就會(huì)在供電端與用電端產(chǎn)生壓降。比如需要使用10A的電流,電源傳輸網(wǎng)絡(luò)的阻抗為1毫歐,那么供電端與用電端的壓降就為10mV。這個(gè)問題看起來很簡(jiǎn)單,但是我們需要面對(duì)2個(gè)不簡(jiǎn)單的事情。1是用電端的電流需要是隨著時(shí)間變化的,2是電源傳輸網(wǎng)絡(luò)的阻抗也不是一個(gè)常數(shù),由于趨膚效應(yīng),寄生電感,寄生電容等因素使得電源傳輸網(wǎng)絡(luò)對(duì)不要頻率的信號(hào)顯示出不同的阻抗。

電流需要是隨時(shí)間變化而變化的

要解釋問題,我們有必要先了解一些數(shù)字電路的基本知識(shí)(這里我們只對(duì)CMOS數(shù)字電路進(jìn)行分析,其它電路也有類似的問題)。

MOSFET場(chǎng)效應(yīng)管

在了解數(shù)字電路前,有必要先了解一下數(shù)字電路的基本組長(zhǎng)單元:MOSFET場(chǎng)效應(yīng)管。MOSFET的全稱是The metal-oxide-semiconductor field-effect transistor,即金屬-氧化層半導(dǎo)體場(chǎng)效應(yīng)管。它對(duì)于數(shù)字電路來說,主要起了一個(gè)開關(guān)的作用。它主要的優(yōu)勢(shì)是生產(chǎn)工藝很簡(jiǎn)單,使得我們可以以很經(jīng)濟(jì)的方式生產(chǎn)大規(guī)模的復(fù)雜電路。

一個(gè)NMOS的基本結(jié)構(gòu)下圖所示,場(chǎng)效應(yīng)管MOSFET是一個(gè)四端口器件,包括一個(gè)p型的襯底,以及兩個(gè)n+型擴(kuò)散區(qū)域源極source(S)和漏極drain(D),另外在源極與漏極之間的襯底表明覆蓋一層薄氧化層,在該薄氧化層上沉淀形成的柵極gate(G)。

SI-list【中國(guó)】詳解電源完整性（一） ▏芯片電流是隨時(shí)間變化而變化【轉(zhuǎn)發(fā)】ansysem應(yīng)用技術(shù)圖片1 NMOS管的工作原理是,柵極與p型襯底由薄的氧化層隔開,從而形成一個(gè)電容。而源極,p型襯底以及漏極則由2個(gè)pn(S-B以及D-B)結(jié)形成背對(duì)背的二極管,從而源極與漏極之間實(shí)現(xiàn)了絕緣。當(dāng)有一個(gè)比較小的正電壓施加到柵極時(shí),電子開始向柵極方向累積,同時(shí)電場(chǎng)作用下,空穴開始朝襯底方向移動(dòng)。當(dāng)柵極電壓超過一定的電壓閾值Vt之后,便在襯底表面形成一個(gè)由大量電子組成的n型的導(dǎo)電溝道,如下圖所示:

SI-list【中國(guó)】詳解電源完整性（一） ▏芯片電流是隨時(shí)間變化而變化【轉(zhuǎn)發(fā)】ansysem應(yīng)用技術(shù)圖片2 在導(dǎo)電溝道形成以后,一旦有電壓施加到漏極與源極之間,電子通過導(dǎo)電溝道進(jìn)行運(yùn)動(dòng),就在源極與漏極之間形成了電流的流動(dòng),如下圖所示。

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如下圖所示,隨著V_{GS}的增大,溝道開始逐步形成,當(dāng)V_{GS}大于某個(gè)閾值電壓V_{t}以后,溝道連通源極與漏極,開始有電流從源極流向漏極,隨著V_{GS}的持續(xù)增加,電流也不斷增加。

SI-list【中國(guó)】詳解電源完整性（一） ▏芯片電流是隨時(shí)間變化而變化【轉(zhuǎn)發(fā)】ansysem分析圖片4 PMOS與NMOS恰巧相反,采用n型襯底,源極及漏極為p+型擴(kuò)散區(qū)。也就是說在V_{GS}為0時(shí),源極與漏極之間存在導(dǎo)電溝道,隨著V_{GS}增加,導(dǎo)電溝道會(huì)變窄,最終當(dāng)V_{GS}大于某個(gè)閾值電壓V_{t}時(shí),溝道正式關(guān)閉。

CMOS反相器

如果單獨(dú)使用NMOS或者PMOS,電路存在比較大的靜態(tài)電流。于是出現(xiàn)了CMOS電路。如下圖a所示就是一個(gè)CMOS的示意圖。是由一個(gè)PMOS場(chǎng)效應(yīng)管的漏極與一個(gè)NMOS場(chǎng)效應(yīng)管的源極連接在一起組成。

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我們知道,對(duì)于NMOS管來說,關(guān)斷電阻為無窮大,導(dǎo)通電阻比較小。這樣當(dāng)V_in為高電平或者等于VDD的時(shí)候,NMOS就被導(dǎo)通,同時(shí)PMOS關(guān)斷。這時(shí)的等效電路如上圖b。輸出V_out和ground結(jié)點(diǎn)之間有一個(gè)直接的通道,導(dǎo)致輸出處于一個(gè)穩(wěn)定的0V。當(dāng)輸入為低電平(0V),NMOS關(guān)斷,PMOS導(dǎo)通,等效電路如上圖c,這時(shí)輸出V_out與V_DD之間存在一個(gè)直接通道,所以輸出為高。最終電路表現(xiàn)出一個(gè)反相器的功能。

我們可以通過這個(gè)交換器模型看到靜態(tài)CMOS電路具有如下屬性:

高電平為VDD,低電平為GND,也就是說電壓的擺幅等于電源電壓,這樣就會(huì)有比較大的噪聲容限;
邏輯電平與器件的面積沒有關(guān)系,這樣場(chǎng)效應(yīng)晶體管可以盡可能的使用比較小的面積。
在穩(wěn)定狀態(tài)下,輸出$V_{out}$與電源$V_{DD}$或者GND之間存在一個(gè)有限阻抗的直流通道。通常情況下,一個(gè)良好設(shè)計(jì)的CMOS反相器,輸出阻抗都會(huì)比較低。
CMOS反相器的輸入阻抗一般情況下都非常高,也相當(dāng)于絕緣,幾乎沒有什么直流電流消耗。因?yàn)檩斎霑r(shí)連接到晶體管的柵極,靜態(tài)情況下,輸出電流幾乎為0.這樣,理想情況下,一個(gè)反相器可以驅(qū)動(dòng)無數(shù)個(gè)柵極(也就是說可以有無限的扇出),同時(shí)還能保證功能正常。當(dāng)然,輸出扇出增加也會(huì)增加延遲,影響晶體管的響應(yīng)特性。
在穩(wěn)態(tài)狀況下,電源和地之間不存在通路,這也導(dǎo)致在穩(wěn)態(tài)情況下,幾乎沒有電流的流動(dòng),晶體管也就沒有任何的靜態(tài)功耗。

CMOS電路的動(dòng)態(tài)特性

前面分析了穩(wěn)態(tài)是CMOS電流的一些特性,那么我們看看當(dāng)CMOS電路運(yùn)行的時(shí)候,流經(jīng)CMOS器件的電流情況。分析CMOS電路的動(dòng)態(tài)特性時(shí),我們就必須考慮CMOS器件的繼承電容。如圖所示,顯示了兩個(gè)CMOS反相器的級(jí)聯(lián),每一個(gè)MOSFET均有寄生電容, 包括:

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C_{gd}和C_{gs}: 由柵極和源極與漏極重疊產(chǎn)生的柵源電容以及柵漏電容。

C_{db}和C_{sb}: 漏極與襯底和源極與襯底之間形成的與電壓有關(guān)的結(jié)電容。

C_g: 由柵極下面的薄氧化而形成的柵電容。

C_int: 兩個(gè)CMOS反相器之間連線的寄生電容。

即使是對(duì)于這個(gè)很簡(jiǎn)單的電路來說,分析這個(gè)輸出波形也是相當(dāng)?shù)膹?fù)雜,因?yàn)檫@里面有很多非線性的電壓相關(guān)的電容。為了簡(jiǎn)化問題,我們將s圖中的電容轉(zhuǎn)化為一個(gè)集總的線性電容,連接到輸出結(jié)點(diǎn)和地之間,如下圖所示:

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其中C_{load}定義如下:

Cload = C(gd,n) + C(gd,p) + C(db,n) + C(db,p) + Cint + Cg

注意: 有一些寄生電容沒有包含在上圖中,因?yàn)閮蓚€(gè)CMOS反相器的源-襯底的電壓始終為0, 電容C_{sb,n}和C_{sb.p}也為0.電容C_{gs.n}和C_{gs.p}因?yàn)檫B見到輸出結(jié)點(diǎn)和地(電源)之間,而沒有包含進(jìn)來。

使用上圖,使得問題簡(jiǎn)化為分析一個(gè)CMOS反相器對(duì)一個(gè)電容進(jìn)行充電和放電的動(dòng)作。當(dāng)輸出為0時(shí),PMOS打開,NMOS關(guān)閉。電源通過PMOS對(duì)輸出電容進(jìn)行充電,最終達(dá)到穩(wěn)態(tài)。負(fù)載電容兩端電壓等于電源電壓V_{DD}。當(dāng)輸入電壓提升,PMOS的溝道減小,但是PMOS的漏極與源極電壓均為V_{DD},沒有電流流過PMOS管。假設(shè)NMOS和PMOS的閾值電壓V_{t}均為1/2(V_{DD}),當(dāng)輸入電壓達(dá)到1/2(V_{DD}),NMOS打開,同時(shí)PMOS關(guān)閉。負(fù)載電容通過NMOS對(duì)地放電。此時(shí)會(huì)有電流流過地平面,使得芯片內(nèi)地平面抬升。

同時(shí)我們分析當(dāng)輸入信號(hào)由高電平轉(zhuǎn)換到低電平時(shí)的情況。當(dāng)輸入為高電平,NMOS管打開,PMOS管關(guān)閉,輸出為低。輸入電壓持續(xù)降低,當(dāng)輸入電壓低于1/2(V_{DD}),PMOS打開,NMOS關(guān)閉。V_{DD}開始通過PMOS對(duì)輸出負(fù)載電容進(jìn)行充電。此時(shí)有電流從電源流進(jìn)用電芯片。下圖顯示了CMOS電路在動(dòng)態(tài)情況下電壓變化情況。

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而實(shí)際的情況比上圖顯示的還要糟糕。因?yàn)閷?dǎo)電溝道的變化是一個(gè)連續(xù)的漸進(jìn)過程,NMOS和PMOS并不是理想開關(guān),在實(shí)際過程中會(huì)存在階段,PMOS和NMOS同時(shí)打開,這是V_{DD}與GND之間形成一個(gè)直接的導(dǎo)電通道。好的一點(diǎn)時(shí),此時(shí)NMOS與PMOS的導(dǎo)電溝道寬度都很小,使得此時(shí)的電流并不是無限大。一個(gè)實(shí)際CMOS電路的電壓圖如下圖所示。

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