DDR3布線的那些事兒（三）【轉(zhuǎn)發(fā)】

2017-10-13 by:CAE仿真在線來源:互聯(lián)網(wǎng)

問答DDR3設(shè)計(jì)中那些因素會(huì)影響時(shí)序,在設(shè)計(jì)中該怎樣避免呢?上次問到影響DDR時(shí)序的因素,其實(shí)DDR是一個(gè)牽一發(fā)而動(dòng)全身的整體,所以對(duì)于它的時(shí)序,影響的因素太大,比較突出的是—>電源完整性,走線拓?fù)浜投私?等長,串?dāng)_<—這四個(gè)總體的因素。
電源完整性,對(duì)于時(shí)序是一個(gè)影響比較大的因素,電源不穩(wěn)定的話,會(huì)給信號(hào)帶來很多影響,上升沿,下降沿,抖動(dòng)等等,所以電源方面的處理是需要重點(diǎn)關(guān)注。VDD電源的話,主要是關(guān)注濾波電容的容值、布局,以及儲(chǔ)能電容的分配和電源地平面之間的耦合,最好用完整的電源平面處理;VTT電源需要對(duì)應(yīng)有濾波電容,以及比較寬的載流通道;vref電源則主要考慮其穩(wěn)定性,保證濾波電容靠近PIN腳放置。
走線拓?fù)浜投私影募?xì)節(jié)比較多。1、通過判斷主控芯片是否有read write leveling功能,來判斷選用T拓?fù)溥€是Fly-by拓?fù)洹?、走線同組同層,因?yàn)槲Ь€和帶狀線的信號(hào)傳輸速率不一樣,微帶線速率更快一些。3、阻抗匹配,阻抗失配的話,會(huì)引起比較大振鈴,對(duì)于時(shí)序也有一定的影響,布線的時(shí)候要注意線寬一致,不跨分割。4、容性負(fù)載補(bǔ)償;尤其是選用fly-by時(shí),負(fù)載顆粒越多,拓?fù)浞种ё呔€阻抗就會(huì)越低,可以選擇適當(dāng)加粗第一個(gè)顆粒到芯片的走線或者或者減小分支線寬這鐘簡單的方法。5、考慮過孔長度對(duì)時(shí)序的影響,也就是我們常說的Z軸延時(shí),在軟件中打開下圖所示的功能,并且將層疊在軟件中設(shè)置好。

DDR3布線的那些事兒(三)【轉(zhuǎn)發(fā)】HFSS分析案例圖片1

等長是最直觀的時(shí)序匹配手段,是最重要的影響因素,需要注意的細(xì)節(jié)有以下幾點(diǎn):

1、按照芯片手冊提供的范圍做等長,考慮clk和地址控制命令的時(shí)序關(guān)系,clk和strobe時(shí)序關(guān)系以及strobe和data的時(shí)序關(guān)系。2、在等長規(guī)則中添加pin delay,以及在軟件中打開如下圖所示的pin delay開關(guān)。

串?dāng)_也是一個(gè)重要的影響因素,因此,就有我們常說的3W規(guī)則和3H規(guī)則,避免相鄰信號(hào)的干擾,等長處理時(shí),繞線也要保證3W和5W的規(guī)則,避免信號(hào)自耦合。遠(yuǎn)離其他敏感信號(hào)干擾源等,都是來自串?dāng)_方面的考慮。
以上基本就是問題的答案,下面是大家的回答:(以下內(nèi)容選自網(wǎng)友答題)影響時(shí)序的因素有:走線等長,走線阻抗,走線拓?fù)浣Y(jié)構(gòu),驅(qū)動(dòng)Buffer和匹配的Odt,IO電源和Ref電源性能,參考面的層疊結(jié)構(gòu),軟件配置等。如何減小這些因素的影響呢:第一,對(duì)于走線,嚴(yán)格控制DQ與DQS的Skew,不同控制芯片有差異,時(shí)鐘等重要信號(hào)保障好(滿足至少3W);第二,對(duì)于阻抗、拓?fù)?、?qū)動(dòng)和Odt的最佳配置,需要仿真給出最優(yōu)的信號(hào)質(zhì)量下的參數(shù);第三,對(duì)于電源,需要保障噪聲滿足要求的前提下,越小越好;第四,層疊結(jié)構(gòu),走線走線參考GND,其次只能參考自身的IO電源;第五,軟件配置,確認(rèn)芯片是否支持Writeleving,確保仿真推薦配置落實(shí)等。@楊勇評(píng)分:3分1,vref電源不穩(wěn)定會(huì)影響時(shí)序; 2,同組走線不同層走,如同組的dqs和dq分開走內(nèi)外層; 3,走線長度計(jì)算沒有考慮芯片內(nèi)部的走線長度,導(dǎo)致走線時(shí)間延時(shí)不一樣; 4,信號(hào)走線阻抗匹配不好,會(huì)引起信號(hào)回沖,振鈴,毛刺等采樣異常,引起時(shí)序不滿; 5,ddr控制器不支持讀寫平衡,而采用fly by的走線方式;@hk評(píng)分:3分1.走線的相對(duì)長度:做等長處理; 2.蛇形線串?dāng)_:增大蛇形線間距,減小蛇形高度; 3.信號(hào)建立時(shí)間/保持時(shí)間:調(diào)整驅(qū)動(dòng)能力,減小寄生參數(shù); 4.信號(hào)邊沿陡峭度:通過合理布局布線減小寄生參數(shù);@二羔子評(píng)分:3分1、從CPU和DDR3的角度來看,需要給CPU和DDR3芯片提供“干凈”的電源、參考電壓VREF以及上拉VTT電壓,從源頭上降低并行信號(hào)的時(shí)序抖動(dòng):電源平面和地平面越小越好;濾波電容與芯片引腳越近越好。 2、從信號(hào)傳播路徑上看,需要優(yōu)化PCB走線設(shè)計(jì):同組信號(hào)走在同一層,參考地平面最好;信號(hào)不跨分割;阻抗控制,減小反射;保證足夠信號(hào)間距,減小串?dāng)_;導(dǎo)入IBIS模型進(jìn)行PCB前仿來優(yōu)化走線等長,不要一味追求數(shù)值上的絕對(duì)等長@ 海鷗評(píng)分:3分首先,布線長度和等長會(huì)影響時(shí)序,相對(duì)嚴(yán)格做好等長,比如分段、分層等長。其次,外界的干擾和組內(nèi)的干擾也會(huì)影響時(shí)序。相對(duì)拉大布線空間,遠(yuǎn)離干擾源(如高速信號(hào)、晶振、連接器IO口等等)。數(shù)據(jù)線同組同層盡量嚴(yán)格等長。地址線允許的誤差大,可以走在不同層。@ 龍鳳呈祥評(píng)分:3分走線長度、串?dāng)_、會(huì)影響時(shí)序,設(shè)計(jì)時(shí)注意設(shè)置好等長規(guī)則,走線長度控制在誤差范圍之內(nèi),考慮信號(hào)與電源之間的干擾,保證電源的干凈和信號(hào)的質(zhì)量。必要時(shí)加上pin delay 和過孔長度。@ 清晨的陽光評(píng)分:3分1.優(yōu)化主電源和vtt上拉電源:電源芯片與ddr3模塊盡量近,電源平面與地平面盡量近,合理放置慮波電容,vtt上拉走線盡量短。穩(wěn)定的電源對(duì)信號(hào)的上升、下降、占空比、抖動(dòng)時(shí)間很重要。 2.優(yōu)化vref:合理將濾波電容放置在芯片引腳端,越近越好。穩(wěn)定的參考電壓,對(duì)眼圖模板的電壓位置很重要。 3.優(yōu)化串?dāng)_:同組信號(hào)走在同一層,不跨分割,加大間距。串?dāng)_越小,源同步并行信號(hào)的skew越小,利于增加建立保持時(shí)間裕量,高溫,高濕等特殊環(huán)境下的穩(wěn)定性更強(qiáng) 4.阻抗控制,調(diào)整odt優(yōu)化信號(hào)質(zhì)量@Ben評(píng)分:3分過孔、跨分割、不同層走線、分支樁線都會(huì)影響時(shí)序。應(yīng)盡量少打過空,走線盡量不跨參考,同一數(shù)據(jù)組走線走同層,盡量減小分支樁線的長度。@涌評(píng)分:3分影響因素芯片時(shí)鐘鎖相環(huán)的抖動(dòng),I/OBUFFER時(shí)鐘樹的偏斜,封裝、PCB布線偏斜,同步開關(guān)噪聲、串?dāng)_、碼間干擾等信號(hào)完整性問題以及接收端芯片的固有延時(shí),包括接收芯片的建立、保持時(shí)間,信號(hào)邊沿Slew Rate變化導(dǎo)致的建立、保持時(shí)間需求的增加。為滿足DDR3時(shí)序,地址線和每組數(shù)據(jù)線都要進(jìn)行等長處理,以達(dá)到時(shí)序要求。數(shù)據(jù)線組內(nèi)長度誤差控制在±5mil以內(nèi);地址線長度誤差控制在±25mil以內(nèi)。若有空間繞等長的話可以把誤差再控嚴(yán)格點(diǎn)。等長時(shí),數(shù)據(jù)線以DQS線為基準(zhǔn)線進(jìn)行等長處理,地址線以時(shí)鐘線為基準(zhǔn)線進(jìn)行等長處理。@Lee評(píng)分:3分1、信號(hào)布線長度,在滿足等長空間,間距的及其他要求情況之下應(yīng)該盡量短;2、器件引腳PIN Delay,在做等長的時(shí)候贏吧這個(gè)考慮進(jìn)去;3、同組信號(hào)扇出走線長度不一樣,應(yīng)保證同組信號(hào)在表層扇出的長度誤差盡量小;4、同組信號(hào)部分跨分割,應(yīng)保證同組信號(hào)都不夸分割。5、同組信號(hào)走線之間間距差異大,間距太小的串?dāng)_大,應(yīng)保證所有信號(hào)線之間間距滿足3H,或者更大。@ Jamie評(píng)分:3分1,層面:不同層傳輸速度不一致,且還有z軸長度影響,因此同組信號(hào)同層走線2,長度:在pcb上嚴(yán)格控制各組信號(hào)等長,有pin delay的芯片要考慮進(jìn)去 3阻抗:嚴(yán)格控制阻抗,芯片較多時(shí)注意容性負(fù)載補(bǔ)償@業(yè)葉夜耶評(píng)分:3分1、疊層過孔等Z軸的影響,密切與板廠合作,了解“PCB的筋骨皮”和“高溫高壓終成一家:線路板的層壓”,精確疊層結(jié)構(gòu)。使用背鉆、反焊盤等方法優(yōu)化過孔設(shè)計(jì)。2、串?dāng)_的影響,分為同層線間串?dāng)_,和不同層串?dāng)_。設(shè)計(jì)時(shí)加大線間距,不同層垂直布線且加大層間介質(zhì)厚度。3、同步開關(guān)噪聲能給信號(hào)帶來100ps左右影響。設(shè)計(jì)時(shí)重點(diǎn)是減小回路電感:良好的濾波電容布局布線,優(yōu)化電源地和信號(hào)回流路徑,準(zhǔn)確的Vref,足夠線寬的VVT電源線。4、Derating補(bǔ)償?shù)挠绊?按芯片手冊正確提取數(shù)值在軟件中設(shè)置。5、碼間干擾ISI,不能解決,設(shè)計(jì)時(shí)優(yōu)化串?dāng)_等其它方面的影響,空出余量來抵消ISI的影響,期待DDR4的DBI功能。@山水江南評(píng)分:3分1.確保ddr的電源穩(wěn)定性,包括vdd.vtt.vref,注意濾波電容的分配,這樣才能保證信號(hào)質(zhì)量。 2.信號(hào)線的串?dāng)_,保證時(shí)鐘.數(shù)據(jù).地址各自以及相互間的間距,并且數(shù)據(jù)位的同組同層,不跨電地分割,減少串?dāng)_能利于增加建立保持時(shí)間裕量 3.信號(hào)阻抗控制,布線時(shí)減少阻抗不連續(xù),減小過孔分支,減少終端上拉電阻的布線長度。4.線長控制,以及各組的等長控制,主要是數(shù)據(jù)和dqs之前的等長,地址間等長@ 劉棟評(píng)分:3分首先是器件,支不支持flyby,影響DQS和clk時(shí)序控制,然后是等長走線(包括換層,z軸延遲,蛇線類型和過孔這些,文章講得很多了),還有就是pcb加工誤差,除此之外的信號(hào)線串?dāng)_,電源開關(guān)噪聲,端接電阻都會(huì)影響時(shí)序。@ 大海象評(píng)分:3分電壓值是Vdd的一半,容差為+/-3%。 Vref不穩(wěn)會(huì)造成時(shí)序抖動(dòng)、錯(cuò)誤,以及高低電平的誤判即誤碼等。@軒評(píng)分:1分第一,數(shù)據(jù)組內(nèi)等長,誤差控制在20MIL以內(nèi); 第二,地址、控制信號(hào)以時(shí)鐘作參考,誤差控制在100MIL以內(nèi),需要嚴(yán)格控制CLK與Address/Command、Control之間的時(shí)序關(guān)系,確保DDR顆粒能夠獲得足夠的建立和保持時(shí)間。第三,同組信號(hào)走在同層,保證不會(huì)因換層影響實(shí)際的等時(shí);同樣的換層結(jié)構(gòu),換層前后的等長要匹配,即時(shí)等長; 第四,考慮VIA對(duì)走線長度的影響; 第五,注意繞線方式對(duì)串繞的影響,也會(huì)影響信號(hào)延遲@ 王發(fā)展評(píng)分:3分從根本上來講,高速串行傳輸?shù)臅r(shí)序問題,歸根結(jié)底是信號(hào)質(zhì)量的問題。1.電源是一個(gè)重頭戲,芯片的電源、晶振的電源處理,濾波電容等等都非常關(guān)鍵。2.布線方面,參考平面的選擇,層疊結(jié)構(gòu)的安排走線層的排布,差分對(duì)的設(shè)計(jì)等都不容忽略。上一篇介紹中的布線原則,走線,阻抗,拓?fù)?等長處理等都與之相關(guān)。3.其它如模態(tài)轉(zhuǎn)換,反射,串?dāng)_等都是潛在因素!@桿評(píng)分:3分1.等長:信號(hào)線分組,同組同層,等長 2.串?dāng)_:同組線間距3w,非同組5w,有完整的參考平面 3.阻抗是否連續(xù):單線50ohm,差分100ohm,完整的參考平面,回路面積最小 4.電源完整性處理。@王萍評(píng)分:3分1.各組信號(hào)線內(nèi)沒有嚴(yán)格控制等長 2.vref電壓不穩(wěn)定會(huì)影響建立時(shí)間和保持時(shí)間 3.組內(nèi)各信號(hào)走在不同層,由于微帶線和帶狀線對(duì)信號(hào)的傳輸速度不一樣會(huì)影響時(shí)序 4.信號(hào)之間的串繞嚴(yán)重時(shí)會(huì)導(dǎo)致信號(hào)上升沿,下降沿時(shí)間發(fā)生變化,也會(huì)導(dǎo)致DDR時(shí)序發(fā)生偏@Jasen評(píng)分:3分影響DDR時(shí)序的關(guān)鍵是信號(hào)的質(zhì)量問題,主要因素有:信號(hào)接收端的建立時(shí)間和保持時(shí)間有足夠裕量;減少信號(hào)的抖動(dòng)問題;降低信號(hào)間的串?dāng)_等。具體在DDR設(shè)計(jì)時(shí),要注意的問題比較多,比如:滿足信號(hào)阻抗要求;同組數(shù)據(jù)線與選通信號(hào)做到同層等長走線;地址\命令\控制信號(hào)與時(shí)鐘信號(hào)要滿足長度關(guān)系;處理好DDR的各類電源(VDD、VTT、VREF),比如濾波電容的分配、電源平面靠近地平面等;各組信號(hào)間距處理好;注意蛇形線的繞線方式等等。@ly評(píng)分:3分內(nèi)外層走線延遲不同,同組同層走線處理;不過地址和控制線線可能會(huì)走不同層,要把切換孔的長度加進(jìn)去,因此就要注意在繞線之前把疊層設(shè)計(jì)好,填入疊層中,系統(tǒng)自動(dòng)填加長度和計(jì)算延遲進(jìn)去;@GFY評(píng)分:2分DQS線不同平臺(tái)所要求的阻抗是不一樣的,不能千遍一律是100OHM,誤導(dǎo)人。@徐增評(píng)分:2分所有的時(shí)序計(jì)算都是以恒定的時(shí)鐘信號(hào)為基準(zhǔn),實(shí)際中會(huì)有抖動(dòng)和偏移問題,產(chǎn)生的原因和晶振或者PLL內(nèi)部電路有關(guān)。板級(jí)傳輸中信號(hào)完整性對(duì)時(shí)序的影響很大,比如串?dāng)_會(huì)影響微帶線傳播延遲;反射會(huì)造成數(shù)據(jù)信號(hào)的波動(dòng)。時(shí)鐘走線的干擾會(huì)造成時(shí)鐘偏移。對(duì)于設(shè)計(jì)中的源同步總線,保證線長的匹配就行了。@Melo評(píng)分:2分

這次大家的回答都很詳細(xì),首先謝謝網(wǎng)友“徐增”的提醒,但是由于沒有回答,2分。對(duì)于不同平臺(tái)DDR確實(shí)有不同的阻抗要求,我們都是針對(duì)大部分DDR來講,所以通常會(huì)直接說50 Ohm和100 Ohm,希望沒有給大家?guī)碚`導(dǎo),控制阻抗的時(shí)候需要按照相應(yīng)芯片手冊處理。
1、2、3、4、6、7、8、10、11、12、13、14、16、17、18、19、20、21的回答很詳細(xì),均給3分。
5,、9、15對(duì)于設(shè)計(jì)中怎么處理,答案沒有列舉到3點(diǎn)以上,所以給2分。
大家回答中的關(guān)于調(diào)試中的ODT和buffer的選擇,由于這次的問題是在設(shè)計(jì)中怎么避免,所以不算在答案中。

原作者及出處——一博科技“高速先生”

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