高速串行簡史（四）：開掛的自同步方式就是掃地高僧，你怎么看？【轉發(fā)】

高速串行信號相對于并行信號最主要的就是通信方式的改進,這種通信方式又叫自同步方式,也即兩塊芯片之間通信,其中發(fā)送芯片產(chǎn)生的數(shù)據(jù)流同時包括數(shù)據(jù)和時鐘信息,如下圖所示。

要實現(xiàn)上圖所示的通信,在芯片內(nèi)部還有更加詳細的一些要求及模塊來操作,具體實現(xiàn)可以參考下圖所示模塊框圖。

這些最主要的模塊包括串行器(也有叫串化器)、時鐘數(shù)據(jù)恢復(CDR)、解串器以及均衡器等。這樣的設備與源同步接口不同,因為接收機設備包含時鐘和數(shù)據(jù)恢復(CDR)電路,其基于信號的跳變沿來動態(tài)地確定數(shù)據(jù)信號的最佳采樣點。 換句話說,從數(shù)據(jù)中直接提取時鐘信息,而不是依賴于單獨的時鐘。本篇我們主要來簡單介紹前面三種必要的模塊,均衡器會在后續(xù)的內(nèi)容中介紹。

串行器要實現(xiàn)的功能就是并串轉換,簡單來說就是將原本并行的數(shù)據(jù)轉換成串行的數(shù)據(jù)。目前有兩種主要的并串轉換方式——可裝載移位寄存器和回轉選擇器。這些方法的簡單邏輯如下圖所示。

解串器的功能正好和串行器的功能及步驟相反,那就是將串行的信號又重新轉換成并行信號,又叫串并轉換,下面是簡單的邏輯圖。

時鐘數(shù)據(jù)恢復(CDR)顧名思義就是將數(shù)據(jù)流里面的數(shù)據(jù)和時鐘在接收端恢復出來,說起來感覺很簡單的樣子,但實際上如下圖所示時鐘恢復過程無法產(chǎn)生一個共用時鐘或者同數(shù)據(jù)一起發(fā)送的時鐘。作為替代,由鎖相環(huán)(PLL)合成出一個與輸入串行信號的時鐘頻率一致的時鐘,也即PLL能根據(jù)參考時鐘和輸入信號來產(chǎn)生鎖定于輸入信號的新時鐘,所以PLL對于Serdes的接收也是至關重要的。

這就是我們的串行信號,呈現(xiàn)出來的確實是比較簡單,無非就是幾對差分線路,但內(nèi)部的操作卻非常復雜。雖然簡化了PCB設計,但對芯片的設計挑戰(zhàn)巨大,因為有更多的模塊集成在芯片內(nèi)部了,這個對于我們PCB這塊來說是看不到的,相當于一個黑盒子,典型的少林寺掃地高僧,簡直深藏不露啊。