【上篇】高速PCB阻抗一致性研究
2017-03-24 by:CAE仿真在線 來源:互聯(lián)網(wǎng)
PCB阻抗管控:
同一傳輸線的阻抗值在范圍內(nèi)(同一傳輸線阻抗波動性),還需保證整板不同傳輸線均滿足控制要求(不同傳輸線阻抗一致性)。
圖1 PCB拼版示意圖
圖2 傳輸線TDR測試曲線
1.如何保證阻抗一致性?
2.如何降低阻抗測試條與真實(shí)走線之間的阻抗差異?
3.如何提高阻抗控制精度?
圖3 內(nèi)外層阻抗影響因素魚骨圖
設(shè)計測試板,綜合分析各因素對阻抗一致性的影響強(qiáng)弱;
結(jié)合PCB設(shè)計制造中常見的問題,分析各因素的影響
不同位置阻抗差異及影響因素分析
流程設(shè)計:開料→內(nèi)層圖形→壓合→鉆孔→沉銅→板鍍→外層圖形→圖形電鍍→外層蝕刻→阻焊→沉金→測試
含膠量對介厚、介電常數(shù)及阻抗的影響
流程設(shè)計:開料→壓合→蝕刻→測試
殘銅率差異對介厚、電鍍的影響及不同位置線寬差異
設(shè)計4層板,采用寬度為177.8μm的線,調(diào)節(jié)間距獲得內(nèi)層殘銅率為0%~100%模塊,外層殘銅率為20%、33%和50%,完成后切片分析拼版不同位置介厚、線寬、銅厚差異,并計算其對阻抗的影響。
流程設(shè)計:開料→內(nèi)層圖形→壓合→ 板鍍→ 外層干膜→ 圖形電鍍→外層蝕刻→測試
內(nèi)層
圖4 拼版不同位置阻抗及各因素實(shí)測值:(A)內(nèi)層單端線(B)內(nèi)層差分線
單端線:板邊比板中間阻抗小2~3 ohm,
差分線:板邊比板中間阻抗小3~4 ohm;
介質(zhì)層厚度:板邊與板內(nèi)相差15 μm,受位置變化的影響最大;
線寬(單端和差分):差異在4 μm左右;
銅厚:差異在1.5 μm以內(nèi),不同位置處銅厚變化則無特定規(guī)律。
外層
圖5 拼版不同位置阻抗及各因素實(shí)測值:(C)外層單端線(D)外層差分線
越靠近板邊,阻抗值越小,當(dāng)距離大于75 mm時,阻抗值變化幅度較小;
介厚:板邊(25 mm處)比板中間(216 mm處)介厚小10 μm左右;
線寬:偏差在5 μm以內(nèi);
銅厚:板邊銅厚要比板中間大2.5 μm左右(此處銅厚取值均為大銅皮區(qū)域)
對于內(nèi)、外層線路,拼版阻抗一致性的最大影響因素是介質(zhì)層厚度的一致性。
介厚一致性差異源于PP填膠:
一是PP流膠差異,會導(dǎo)致板邊介厚偏薄;
二是圖形分布不均(即殘銅率不一致),導(dǎo)致介厚差異
圖6 不同位置介厚情況(左圖為板邊阻抗條,右圖為圖形)
表1 殘銅率差異導(dǎo)致的介質(zhì)層厚度及阻抗差異
注:阻抗計算模型為單端微帶線模型,W=10mil,Er=4.
板面不同位置殘銅率對介厚均勻性及阻抗控制有很大影響
殘銅率對介厚及阻抗影響
2116PP壓合后介質(zhì)層厚度實(shí)測
0.5 OZ基銅:殘銅率相差20%,介厚相差約4 μm;
1 OZ基銅:殘銅率相差20%,介厚相差約7 μm。
對阻抗的影響:
外層線路:介厚相差5 μm,阻抗偏差約1~2ohm;
內(nèi)層線路:介厚相差5 μm ,阻抗偏差約1ohm左右;
介厚層厚度越薄,線寬越小,殘銅率影響越大。
模擬計算:
殘銅率接近0%和80%時,外層線路阻抗差異:
0.5 OZ 基銅時相差約4.8 ohm,1 OZ基銅時相差約8 ohm。
含膠量對介厚及阻抗影響
圖10 不同規(guī)格PP壓合后厚度和均勻性的三維表征
表2 壓合后各PP片厚度平均值、極差、標(biāo)準(zhǔn)偏差及COV值
不同位置介質(zhì)層厚度差異:106>1080>3313>7628
圖11 不同含膠量PP片壓合后不同位置介厚情況
隨著與板邊距離的增大,介質(zhì)層厚度呈增大趨勢,當(dāng)距板邊75 mm時,介厚基本達(dá)到穩(wěn)定;
106與1080板邊與板中間厚度偏差相對較大,分別達(dá)到10.53%和與6.22%;
3313與7628板邊與板中厚度差相對較小,約為4.81%和5.62%。
表3 板邊不同位置與板中間厚度偏差
圖12 不同含膠量PP壓合后介厚差異對阻抗的影響分析
(H=5mil,Er=4,W=7mil,T=1.8mil)
介厚差異對阻抗的影響:
板邊與板中間介質(zhì)層厚度差異影響:
外層阻抗線>內(nèi)層阻抗線;
高含膠量的106 PP片對阻抗的影響均要明顯的大于1080、3313和7628; 當(dāng)阻抗條位置距板邊大于或等于50mm時,板邊和板內(nèi)阻抗差異明顯小于板邊25mm處。
本文轉(zhuǎn)自:興森科技
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